Verilog/VHDLを吐く高位合成言語なのでしょうか。Chiselによる高位合成には問題があるとの指摘有り

masterq のブックマーク 2017/07/22 23:50

<blockquote class="hatena-bookmark-comment"><a class="comment-info" href="https://b.hatena.ne.jp/entry/342257803/comment/masterq" data-user-id="masterq" data-entry-url="https://b.hatena.ne.jp/entry/s/github.com/SpinalHDL/SpinalHDL" data-original-href="https://github.com/SpinalHDL/SpinalHDL" data-entry-favicon="https://cdn-ak2.favicon.st-hatena.com/64?url=https%3A%2F%2Fgithub.com%2FSpinalHDL%2FSpinalHDL" data-user-icon="/users/masterq/profile.png">GitHub - SpinalHDL/SpinalHDL: Scala based HDL</a><ul class="comment-tag" style="list-style: none; margin: 0px;"><li style="float: left">[<a href="https://b.hatena.ne.jp/q/verilog">verilog</a>]</li><li style="float: left">[<a href="https://b.hatena.ne.jp/q/vhdl">vhdl</a>]</li><li style="float: left">[<a href="https://b.hatena.ne.jp/q/hdl">hdl</a>]</li><li style="float: left">[<a href="https://b.hatena.ne.jp/q/scala">scala</a>]</li></ul><br><p style="clear: left">Verilog/VHDLを吐く高位合成言語なのでしょうか。Chiselによる高位合成には問題があるとの指摘有り</p><a class="datetime" href="https://b.hatena.ne.jp/masterq/20170722#bookmark-342257803"><span class="datetime-body">2017/07/22 23:50</span></a></blockquote><script src="https://b.st-hatena.com/js/comment-widget.js" charset="utf-8" async></script>

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