Chiselほとんど同じ？moduleに必ずclkとresetが付くのは便利なんだけど、非同期回路を作りたい時はどうすれば良いんだろうか

masterq のブックマーク 2021/10/23 15:37

<blockquote class="hatena-bookmark-comment"><a class="comment-info" href="https://b.hatena.ne.jp/entry/4710129178032438146/comment/masterq" data-user-id="masterq" data-entry-url="https://b.hatena.ne.jp/entry/s/flogics.com/wp/2019/12/software-designers-fpga-design-by-spinalhdl/" data-original-href="https://flogics.com/wp/2019/12/software-designers-fpga-design-by-spinalhdl/" data-entry-favicon="https://cdn-ak2.favicon.st-hatena.com/64?url=https%3A%2F%2Fflogics.com%2Fwp%2F2019%2F12%2Fsoftware-designers-fpga-design-by-spinalhdl%2F" data-user-icon="/users/masterq/profile.png">ソフト屋のための SpinalHDL FPGA 設計入門（その1） | IoT ソフトウェア設計のファームロジックス [相模原]</a><ul class="comment-tag" style="list-style: none; margin: 0px;"><li style="float: left">[<a href="https://b.hatena.ne.jp/q/hdl">hdl</a>]</li><li style="float: left">[<a href="https://b.hatena.ne.jp/q/doc">doc</a>]</li><li style="float: left">[<a href="https://b.hatena.ne.jp/q/japanese">japanese</a>]</li><li style="float: left">[<a href="https://b.hatena.ne.jp/q/spinalhdl">spinalhdl</a>]</li><li style="float: left">[<a href="https://b.hatena.ne.jp/q/scala">scala</a>]</li><li style="float: left">[<a href="https://b.hatena.ne.jp/q/verilog">verilog</a>]</li></ul><br><p style="clear: left">Chiselほとんど同じ？moduleに必ずclkとresetが付くのは便利なんだけど、非同期回路を作りたい時はどうすれば良いんだろうか</p><a class="datetime" href="https://b.hatena.ne.jp/masterq/20211023#bookmark-4710129178032438146"><span class="datetime-body">2021/10/23 15:37</span></a></blockquote><script src="https://b.st-hatena.com/js/comment-widget.js" charset="utf-8" async></script>

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