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speakerdeck.com/matsud224エントリーの編集
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記事へのコメント3件
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qpci32siekqd
データパスの図でmodule分割して、どこをフリップフロップでタイミングスライスするか決めておかないとソフト的に正しくても論理合成出来ないverilogコードになると思う。あとLintは通した方がいい。言語仕様曖昧なので。
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2022/08/20 リンク