DRAM積層で撮像素子を高速化、ソニーが秘訣を明かす

ソニーグループ（ソニーセミコンダクタソリューションズとソニーセミコンダクタマニュファクチャリング）は、DRAMを積層して1チップ化したCMOSイメージセンサー（撮像素子）の製造プロセスについて、「IEDM 2017」で発表した。同素子に関しては、ISSCC 2017で初めて発表し、既にスマートフォンに採用済み。製造プロセスを明らかにするのは今回が初めてである（関連記事）。 高機能のスマホ向け撮像素子では、上部に裏面照射型の撮像部を、下部にロジック回路部を積層した2層構造を採ることが一般的である。今回は、撮像部とロジック回路部の間にDRAMを積層して3層構造にしている。つまり、上から撮像部、DRAM、ロジック回路となる。