【シリコンバレー=佐藤浩実】米半導体大手のアドバンスト・マイクロ・デバイス（AMD）は27日、同業の米ザイリンクスを買収すると発表した。株式交換による買収額は350億ドル（約3兆6000億円）。中長期で成長が見込めるデータセンターや通信分野の事業基盤を強化し、米インテルや米エヌビディアに対抗する。規制当局の承認取得を進め、2021年末までの統合をめざす。買収はすべて株式交換で実施し、ザイリンク

アメリカのゲーム互換機メーカーAnalogueは10月17日、ゲームボーイ・ゲームボーイカラー・ゲームボーイアドバンス互換機「Analogue Pocket」を発表した。ブラックとホワイトの2色展開で、価格は199.99ドル（約2万2000円）。2020年に発売する。さらに、ゲームギア・ネオジオポケットカラー・Atari Lynxなどに対応するアダプターも別途販売するという。 Analogueは、これまでにファミコンやスーパーファミコン、メガドライブなどの互換機を手がけ、品質の高さやスタイリッシュなデザインなどにより人気を獲得してきたメーカーだ。今回発表されたAnalogue Pocketは、同社として初めて手がける携帯ゲーム互換機。ゲームボーイ・ゲームボーイカラー・ゲームボーイアドバンスのカートリッジを挿してプレイできる。また上述したように、別売りのアダプターを介してゲームギア・ネオジオ

CPU上でのHalideコード開発の手順はこちらから。 Halideの導入方法やビルド・テスト方法などをご紹介しています。 Halide to FPGAのコンパイルフローも公開しているので、ぜひ参考にしてみてください。 Read More Halide to FPGA とは？ “Halide” は、 Computer Vision と呼ばれる分野でのアプリケーションに特化したドメイン特化型言語 (Domain Specific Language: DSL) です。C/C++ による記述や OpenCV などの外部ライブラリを利用した場合に比べて、短い期間でより高速に動作するコードを記述することが可能です。オリジナルの Halide では、ターゲットデバイスとして x86、ARM、POWER 等のマルチコア CPU に加え、GPU や Xeon Phi といったアクセラレータにも対応していま

日本Googleオフィスで開催されたTensorFlow User Groupでしゃべったときのスライドです。TensorFlowからFPGAに落とす方法と2値化ディープニューラルネットワークについて。

2016年8月24日に開催されたFPGAエクストリームコンピューティングにて、佐野准教授が講演を行いました。「FPGAによる津波シミュレーション――GPUを超える高性能計算の手法」との題目で、FPGAによる数値シミュレーションに関する10年間に渡る研究とGPU超えに至ったArria10 FPGAによる津波シミュレーション等の最新の研究事例を紹介しました。また、FPGAを高性能計算に利用するためのヒントや課題についても講演しました。 会場には多数の参加者がいらっしゃった他、講演はニコニコ生中継によりライブで配信されました。 現在FPGAにはソフトウェアエンジニアからも熱い視線が注がれており、「FPGAエクストリームコンピューティング」は、多くの方々に情報交換や交流の場を提供する貴重な機会となっています。 関連論文：Arria10 FPGAによる津波計算（ sciencedirect, res

DMM inside（ディーエムエムインサイド）は、DMM.com Groupが運営する公式オウンドメディア（ブログ）です。 DMM.com Group の今を、人、プロジェクト、技術という切り口でお伝えします。記事を通して、DMM.com Groupの一番深くておもしろいトコロをぜひ感じてください。

前世代製品比で性能/電力を2倍に改善 Zynq UltraScale+はTSMCの16FF+プロセスで作られ、FinFETトランジスタは、従来のプレナープロセスのトランジスタと比べると、高速でスイッチし、リーク電流も少ない。 従来の7シリーズは28nmプロセスで作られており、電源電圧は1Vであったが、UltraScale+は標準版は0.85V、低電圧版は0.72Vの電源電圧で動作する。次の図に示すように、28nmの7シリーズと比較すると、標準版は性能は1.6倍に向上し、電力は0.8倍に減少し、性能/電力は2倍に改善する。また、低電圧版は性能は1.2倍であるが、電力は0.5倍となり、性能/電力では2.4倍の改善が得られる。 16FF+プロセスの採用で、28nmプロセスを使う7シリーズと比べて標準電圧版は1.6倍の性能で2倍の性能/電力、低電圧版は性能は1.2倍であるが、性能/電力は2.4倍に

一つのFPGAに入りきらない大きな回路を複数のFPGAに分割する場合、クロックについてのケアが必要になります。やり方と問題点を整理してみました。クロックの位相ずれは、シミューレションでは出ない場合もあり、時に位相あわせの必要すら忘れがちなので気を付けましょう。後に書きますが「たまたま合う」という状況もあり、一回実測して安心していると後で痛い目に会うので、最初からしっかり設計しておきましょう。 2つのFPGAに対して、位相の揃った50MHz、33MHz、25MHzの3系統のクロックが必要な場合を考えます。FPGA内蔵PLLをPLLという表現にしていますが、XilinxのDCMでも同じ事です。 個別にクロックを入れる まずは最初の例です。 2つのFPGAに、それぞれ50MHzを入れ、FPGA内のPLLで3系統のクロックを生成しています。 全く仕様を満たしていない問題外の構成です。2つのOSCが

FPGAの回路を実機で動かすときに、一つだけ忘れてはいけないオプションがあります。それは「未使用ピンを入力/Hi-Zに設定する」です。数あるオプションの中で最も重要であるにも関わらず、ISEやクオータスのバージョンによってデフォルト値がまちまちになっています。 このオプションが適切に設定されていない場合、時に回路が動かなくなり、最悪ボードの破壊まで可能性があります。まずい設定の例としては、未使用ピンをas output driving groundに設定した時(Alteraの場合)を考えます。これは、使っていないピン（Verilogに記載されていないピン)をGNDに接続してしまいます。このオプションを使い基板側で未使用ピンをGNDに接続しておけば、FPGAデバイスのGNDピンが増えるためノイズに強くなるというメリットがあります。しかし、基板側でGNDに落ちていないときは非常に危険な事になり

もうCPUに縛られたコンピューティングは飽きた！FPGAの新しい遊び方を考える会です。過去のfpgaxについてはこちらをどうぞ。 セッション内容 1:30pm: えびさわさん「FPGAで作るOpenFlow Switch」 OpenFlow Switchは従来の Layer 2/3 Switchと異なり、より柔軟なパケットマッチング・変換・転送処理を実現するため、従来のネットワーク・プロセッサとは異なる設計が必要となります。本発表では、既存のネットワーク・プロセッサではなく、FPGAを用いた独自設計によるOpenFlow Switchの開発経験を元に、ハードウェア処理にかかわるOpenFlowの機能概要と、FPGAを用いた実現方法や課題について解説します。 2:00pm: フィックスターズ・いいづかさん「OpenCLでFPGAプログラミング」 マルチコアCPU、GPU、DSP等が混在した、

なんとインテルが、FPGAアプリケーション エンジニアなる職種で求人を始めてた。 From Jobs at Intel この募集要項がいろいろ味わい深いので、まとめてみた。 目的：次世代のクラウドをFPGAでつくる The DCG/CPG (Data Center Group/Cloud Platform Group) team develops technologies that accelerate cloud computing. We are looking for FPGA Application Engineers to help us deliver the next generation cloud computing platforms. 目的はずばり、「次世代クラウドプラットフォームの構築」。単なる組み込みデバイスの開発じゃなくて、データセンター／クラウドプラットフォー

About “Core Discovery” 何のために 私たちは働くのだろう？ 機械が人間の知を超えたとしたら 働く意味は 変わるのでしょうか？ デンソーは 1人ひとりのCore（らしさ） の大切さを知っています。 何のためにやるのか。 自分だから出来ることは何か？ 物事の本質に 自分の原点に立ち返り 高い壁に向かって 仲間と挑戦する。 本当の成長が 自分とまわりを変えていく瞬間。 何度目の当たりにしても この出会いを私たちはやめられません。 Core Discovery を あなたも。

XilinxとPico Computingは、XilinxのAll Programmable「UltraScale」デバイス向けに、15Gb/sに対応したハイブリッドメモリキューブ(HMC)インタフェースを発表した。 HMCは、帯域幅、電力効率、信頼性のすべてにおいて、従来の基準を塗り替える高性能なメモリソリューションである。この技術仕様を策定するハイブリッドメモリキューブコンソーシアム(HMCC)は、HMCの広範な普及を目指してエコシステムの構築に継続的に取り組んでおり、両社はこのメンバーでもある。 具体的には、Xilinxの「UltraScale」デバイスは64個のトランシーバを利用して4レーンのHMC帯域幅を完全にサポートし、最大15Gb/sの動作を実現する。また、Pico ComputingのHMCコントローラIPはモジュラ型のスケーラブルなフットプリントを採用しており、小型ながら

Intel.com サーチを使用 いくつかの方法で Intel.com のサイト全体を簡単に検索できます。 製品名: Core i9 文書番号: 123456 開発コード名: Alder Lake 特別な演算子: “Ice Lake”, Ice AND Lake, Ice OR Lake, Ice*

リセット信号の扱い † FPGA 開発を始めた当初（半年前くらい？）、 リセット信号の取り扱いについてあまり深く考えておらず、 「何となくリセットが掛かりそうな回路」を書いて満足していました。 しかし、レーシングなどについて勉強してからよく考えてみると、 リセットには慎重な扱いが必要であることが分かってきて、 ここらで一度考え直そうと思い立ちました。 ところが、調べれば調べるほどいろんなことが出てきて、 ちょっと泥沼状態です・・・ (2010/09/03) 実機での検証もうまく行っているようなので、 始めて読んだときに読みやすいように大幅に書き直しました。 参考にした内容 † 小林芳直著「定本 ASICの論理回路設計」ＣＱ出版社 内容的にはちょっと古い気もしますが、レーシングやメタステーブル、スタティックハザードなど、 一目見ただけでは HDLコードに現れてこない注意事項について勉強するに