注目が集まるチップレット技術で2023年に見られた重要なブレークスルー
注目が集まるチップレット技術で2023年に見られた重要なブレークスルー：SoCからの移行は加速していくか（1/3 ページ） 半導体の微細化による「ムーアの法則」が頭打ちになりつつあるなかで注目が集まるチップレット技術。本稿では今後の発展の展望や2023年にあった重要なブレイクスルーなどを紹介する。 チップレット技術はどのような状況にあるといえるだろうか？ ムーアの法則に基づく微細化のコストメリットが失われつつあると考えれば、マルチダイヘテロジニアス実装のチップレット方式が今後、SoC（System on Chip）設計に置き換わってくるだろうか？ 半導体業界がこの重大局面を迎えようとしている中、チップレット技術の実現に向けて悠長に事を進めているだけでいいのだろうか？ これらの問いに対する明確な答えはまだない。ただ、一つだけ確かなことがある。それは、データセンター、クラウドコンピューティング
3次元構造がロジック・NANDに続きDRAMにも、製造に求められる精密さと速度の両立
半導体製造は今、「デバイス構造の3次元化」という共通課題に直面している。先端品がそろって垂直方向の面積利用に集積化の活路を見出したからだ。複雑な3次元構造を、いかに欠陥なく、高精度に、速く製造できるか。製造装置メーカーへの要求は難解を極める（図1）。 次世代半導体に共通するのは垂直方向の面積を活用する3次元化だ。ロジック半導体はトランジスタ構造の3次元化を深化。DRAMは垂直方向にビットを格納する3D DRAMに向かう。NANDフラッシュメモリーは既に3次元化が進行中だが、400層以上の多層化や、CMOS周辺回路の配置変更などで「より横幅を狭く、縦幅を大きく」する手段を模索する。なお、図中の必要技術は例。図のCuAはCMOS under Arrayの略で、メモリーセルアレーの下部にCMOS周辺回路を積層して密度向上につなげる技術。CoAはCMOS over Arrayの略で、メモリーセルア
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
処理を実行中です
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
