Lucid and the Mojo IDE | Alchitry
After 14 months of work, I finally get to share the new Mojo IDE with you! Before we get into all the cool new stuff, let me share some of the motivation behind everything. Lucid, A New Hardware Description Language Embedded Micro is all about making technology more accessible. We want FPGAs to be as easy to use as possible so anyone wanting to learn how to use one can without having outside train
高位合成友の会 第3回 - connpass
機能改善 イベント資料の投稿において、SlideShareやSpeakerDeckと同様に、Docswellの資料を埋め込みスライド表示できるように対応いたしました。資料の投稿機能は、資料URLを指定するだけで、URLから取得した情報を、適した形でconnpass上で表示・共有できる機能です もうベタなRTL設計はしたくない!? この会は，新しい論理回路設計の処理系を開発したり使ったりする方法について話す会です． FPGA等に搭載される論理回路の設計には，RTL(Register Transfer Level)の設計言語が使われることが一般的です．その一方で，ソフトウェアの業界の経験も踏まえ，より使いやすい言語処理系を作ろうとする試みが各所で行われています． RTLより抽象度の高い表現での論理回路設計を可能にする言語が高位合成言語，その処理系が高位合成処理系と呼ばれています． この会では高
Pythonを用いた高水準ハードウェア設計環境の検討
Pythonを用いた高水準ハードウェア設計環境の検討（2015年9月18日 リコンフィギャラブルシステム研究会(RECONF) @愛媛大学）
Mersenne Twister法による擬似乱数生成回路 - Qiita
Mersenne Twister Pseudo Random Number Generator ソースコード他はこちらにあります。 http://github.com/ikwzm/MT32_Rand_Gen Overview Introduction このIPはMersenne Twister法による擬似乱数生成回路です。 こちらを参考に書いてみました。Mersenne Twister HomePage (http://www.math.sci.hiroshima-u.ac.jp/~m-mat/MT/mt.html) mt19937arを元にしています。 Features Mersenne Twister法による擬似乱数生成回路です。 状態テーブルの数(N)は624です。 VHDLで記述しています。 論理合成可能です。Xilinx社のVivado、Altera社のQuartusIIで確認済
Chisel: Constructing Hardware in an Scala Embedded Language
ScalaChisel is powered by Scala and brings all the power of object-oriented and functional programming to type-safe hardware design and generation. Chisel, the Chisel standard library, and Chisel testing infrastructure enable agile, expressive, and reusable hardware design methodologies. FIRRTLThe FIRRTL circuit compiler starts after Chisel and enables backend (FPGA, ASIC, technology) specializati
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Extending gNOSIS for System Verilog HDL Static Analysis - Microsoft Research