Verilog HDLのデザイン解析・コード生成のためのPythonベースのオープンソースツールキットPyverilogをリリースしました - shtaxxx日記
Pyverilogは，ハードウェア記述言語Verilog HDLで記述されたハードウェアデザインの解析とコード生成を行うための，Python実装のツールキットです． githubからダウンロード Pyverilog: Python-based Hardware Design Processing Toolkit for Verilog HDL 構成 Pyverilogは4つのツールで構成されています． 構文解析器 (vparser) データフロー解析器 (dataflow) コントロールフロー解析器 (controlflow) コード生成器 (ast_code_generator) すべてのコードはPythonで記述されており，全体で12,000行程度とコンパクトなツールに仕上がっています． 構文解析器 構文解析器は，最もポピュラーなコンパイラコンパイラLex-YaccのPython実装の
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Verilog Generate Configurable RTL Designs - Verilog Pro
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FAQ一覧 - 半導体 - マクニカ
http://staff.ustc.edu.cn/~songch/download/IEEE.1364-2005.pdf
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ラティス開発ツール Diamond日本語マニュアル | ラティスセミコンダクターサポートページ
Constant Functions in Verilog 2001
