[B! VHDL] mangakojiのブックマーク

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【ユーザ定義の型】ユーザは新しいデータ型を新たに定義することが出来ます。その時使うのが　type　、subtype　という宣言文です。 (1) 型定義新しい型定義に使う　type文の書式は下記のような種類となります。《列挙タイプの時》 type　データ型名　is　（要素、要素、・・・）；例　１週間の型 WEEK　の定義 type　WEEK　is　(SUN,MON,TUE,WED,THU,FRI,SAT); 例　std_logic　の定義このstd_logicは最もよく使う型ですが、これは、std_logic_1164という IEEEのパッケージの中で下記のように型宣言されています。 type　std_logic　is　('U','X','0','1','Z','W','L','H','-'); 《Integerタイプの時》 integerタイプではrangeで値の範囲を指定しま

mangakoji 2014/04/10

型

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mangakoji 2014/04/04

Active-HDL波形表示ウインドーの使い方

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mangakoji 2014/04/04

テストベンチ作成法

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ラティス開発ツール　Diamond日本語マニュアル | ラティスセミコンダクターサポートページ

mangakoji 2014/04/04

日本語版マニュアル

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VHDL-2008: Why It Matters

mangakoji 2014/03/27

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VHDL-2008: Small Changes

mangakoji 2014/03/27

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mangakoji 2014/03/16

forceタスク。うーんドライブできるんだろうか。。。//signal_agant();っぽい

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ModelSim Users Manual

mangakoji 2014/03/16

VHDL@ModelSim　init_signal_drive();がforce@Verilogに近いッス

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init_signal_spy()

mangakoji 2014/03/16

VHDL@ModelSim init_signal_spy()

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あるエンジニアの手記:[VHDL]VerilogにあってVHDLにないもの(下位階層の参照)

mangakoji 2014/03/16

VHDL@ModelSim 信号引き出し

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サービス終了のお知らせ

mangakoji 2014/03/16

VHDL@ModelSimでforceする方法。init_signal_spy();signal_force();init_signal_drive();

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College of Engineering | University of Wisconsin-Madison

mangakoji 2014/03/15

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初めてでも使えるVHDL文法ガイド ―― 記述スタイル編

4.シミュレーション記述 4.1 シミュレーション記述の構造と記述例 ● シミュレーション記述も回路記述と同じ構造シミュレーション記述の実際の例をリスト5に示します．シミュレーション対象は，リスト2の4ビット・カウンタです．リスト5 　シミュレーション記述シミュレーション記述は，回路記述とほぼ同様に，パッケージ呼び出しエンティティアーキテクチャコンフィグレーション宣言から構成されています．呼び出すパッケージは，回路記述に用いる標準的なもの以外に，シミュレーション記述に必要な，例えばファイル・アクセス用のパッケージを呼び出すこともあります．リスト5では，回路記述と同じものだけを呼び出しています．シミュレーションの最上位階層には，入力や出力はありません．したがってエンティティは，ポート宣言などのない空のエンティティとなります． ● アーキテクチャ宣言部で，接続の準備アーキ

mangakoji 2014/03/15

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VHDLによるCPUの設計(4)

mangakoji 2014/03/14

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PPT Slide

mangakoji 2014/03/13

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VHDLの構文解説

VHDL [ ] [ ] architecture architecture of is begin end [ ]; 1 architecture 2 3 architecture architecture architecture architecture signal constant type subprogram component 1 architecture STRUCTURE of FULL_ADDER is begin end STRUCTURE; attribute attribute A’range A’right A’left A’high A’low A’length A’event A’stable signal A : std_logic_vector(7 downto 0); signal B : std_logic_vector(0 to 4); A’ra

mangakoji 2014/03/13

文法バッチリン大艦長

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ＶＨＤＬモデルの記述例

mangakoji 2014/03/13

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ＶＨＤＬ文法の最小構成

mangakoji 2014/03/13

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VHDLの書き方

（math_realライブラリを使って、log2(値）を使って、ビット幅を算出しようとしたら丸めのために失敗した）

mangakoji 2014/03/12

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初めてでも使えるVHDL文法ガイド ―― 文法ガイド編

IEEE Std 1076-1987（いわゆるVHDL87）に基づいて文法要約を示します．VHDLの文法体系は多岐にわたっているのですが，ここでは「設計や検証で使うもの」を中心にまとめました．実設計で必要のないものや代替手段のあるものは割愛しましたので，広範囲に知りたい方は，記述スタイル編に掲載した参考文献の文法書などを参照してください．　（編集部）本稿で使用する訳語は，日本電子機械工業会EDA特別委員会によるVHDL対訳表に沿いました．ただし一部の用語は，各種文献などで慣例的に用いられている訳語を利用しました．文法表現のため，いくつかの記号を用いています．以下に説明します． {　} …　省略可能な記述を示す． [　] …　複数使える記述を示す． | …　いずれかの要素を用いる． < > …　これでくくった項目は，別途定義してある項目を示す．ただし，自明なものは定義を省略した．これ

mangakoji 2013/03/10

うー、やっぱりVHDL苦手だなぁ。2001使えるなら、VerilogHDL無敵じゃね？的な

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