電気回路/HDL/VivadoでAXIバスを利用
AXI バス † Xilinx の資料によれば、 AXI は、AMBA (Advanced Microcontroller Bus Architecture) 4 仕様 に基づいて標準化 された IP インターフェイスプロトコルです。 とのことで、例えば Zynq に内蔵された ARM プロセッサと、ユーザーロジックと、の間などが AXI バスで繋がれています。すなわち、何か IP を自作したならば、AXI バスに繋げられるようにしなければ その IP を CPU から利用することができません。 でも逆に、一旦 IP を AXI バス互換にしてしまえば Vivado 上の GUI を用いて IP 同士を容易に接続できるなど、利点も多いようです。 ということで、AXI バスを一通り使えるようになるよういろいろ調べました。 自作 IP を AXI-4 Lite バスに繋ぐための汎用コードは こ
電気回路/HDL/リセットについての考察
リセット信号の扱い † FPGA 開発を始めた当初（半年前くらい？）、 リセット信号の取り扱いについてあまり深く考えておらず、 「何となくリセットが掛かりそうな回路」を書いて満足していました。 しかし、レーシングなどについて勉強してからよく考えてみると、 リセットには慎重な扱いが必要であることが分かってきて、 ここらで一度考え直そうと思い立ちました。 ところが、調べれば調べるほどいろんなことが出てきて、 ちょっと泥沼状態です・・・ (2010/09/03) 実機での検証もうまく行っているようなので、 始めて読んだときに読みやすいように大幅に書き直しました。 参考にした内容 † 小林芳直著「定本 ASICの論理回路設計」ＣＱ出版社 内容的にはちょっと古い気もしますが、レーシングやメタステーブル、スタティックハザードなど、 一目見ただけでは HDLコードに現れてこない注意事項について勉強するに
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