Welcome to MyHDL [MyHDL]
Design hardware with Python MyHDL turns Python into a hardware description and verification language, providing hardware engineers with the power of the Python ecosystem. Integrates seamlessly MyHDL designs can be converted to Verilog or VHDL automatically, and implemented using a standard tool flow. Silicon proven Many MyHDL designs have been implemented in ASICs and FPGAs, including some high vo
Parallella Fan!
Parallellaに日本語環境をセットアップ Parallellaのデスクトップ環境で日本語が使えるように設定します。 2016/12/18 15:30更新（初出2014/05/11 12:20） マンデルブロ集合をFPGAで並列化（固定小数点版） FPGAに実装するマンデルブロ集合のプログラムを固定小数点演算を使って更に高速化します。 2015/04/27 20:50更新（初出2015/04/24 21:40） マンデルブロ集合の浮動小数点演算をFPGAで並列化する Synthesijerを使って、マンデルブロ集合の演算を並列化してFPGAに実装します。 2015/04/27 20:50更新（初出2015/03/11 20:30） SynthesijerでJavaプログラムからHDLコードを自動生成する Synthesijerはオープンソースの高位合成ツールです。通常のJavaプログラ
HOME
The Parallella Board • 18-core credit card sized computer • #1 in energy efficiency @ 5W • 16-core Epiphany RISC SOC • Zynq SOC (FPGA + ARM A9) • Gigabit Ethernet • 1GB SDRAM • Micro-SD storage • Up to 48 GPIO pins • HDMI, USB (optional) • Open source design files • Runs Linux • >10,000 boards shipped • Starting at $99 LEARN MORE "It’s amazing that so much is packed into such a small size and yet
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
処理を実行中です
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
